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RTL 设计经理(ASIC)
任职资格
1、 本科毕业且具6年以上工作经验或硕士毕业且具4年以上工作经验
2、 电子、信息工程、通讯、计算机、自动化，或其他相关专业
3、 熟悉Verilog或者SystemVerilog.
4、 对ASIC前端设计流程有丰富的实际经验
5、 数字前端设计背景，SOC或ASIC设计均可，不限制具体芯片方向，若有RSIC处理器设计经验加分
6、 大型SOC 系统经验或知识，有3个以上完整项目经验
责任描述
1、 实现代码设计与验证，数字综合与时序分析
2、 撰写详细设计文档，提供测试文档和测试方案
3、 负责SoC/ASIC架构，性能，功耗的评估
4、 完成最终电路的综合，时序分析，一致性检查等工作
5、 协助测试工程师进行芯片测试，芯片问题的分析定位
6、 协作测试工程师进行FPGA验证和测试
能力要求
1、 有项目管理经验
2、 具以下任务经验：RTL Lint/CDC检查，时序约束产生，综合，形式验证,时序检查
3、 熟悉ARM AMBA 总线协议，包括 AXI/AHB/APB, 或者TileLink
4、 低功耗实现和经验，包括Clock Gating、多电压域设计和UPF产生
5、 精通代码设计，算法的逻辑代码实现
6、 熟练使用逻辑仿真及调试工具，如VCS, NCSIM, Verdi等
7、 熟练使用脚本语言进行设计工具及环境开发如Perl, Shell, TCL等
8、 熟悉数模混合仿真、熟悉FPGA验证
9、 具有数字后端设计经验优先，包括代码综合、时序分析等
